处理板同样是一块 FPGA 板，使用与采集板相同的芯片，不是 PC 上位机。系统实际为三层：

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PC 上位机 (PCIe ×4)
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处理板 FPGA (GT ×16, 接最多 8 块采集板)
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采集板 ×8 (每板 1 片 ADC)

处理板的核心职责：汇聚多块采集板的数据、做最终的触发决策、将波形渲染为屏幕像素、通过 PCIe 发送给 PC。

二、整体数据流

%%{init: {'theme': 'base', 'themeVariables': { 'lineColor': '#aaa' }}}%%flowchart TB    ACQ1["ACQ1 GT 数据"]    ACQ2["ACQ2 GT 数据"]    ACQ8["ACQ8 GT 数据"]    GT_RX["GT 接收
16对 lane"]    GT_DEMUX["GT 解复用
波形 vs 触发信息"]    SYNC["同步 FIFO
多板对齐"]    DSP["DSP 处理链"]    TRIG1["第一级触发
触发决策"]    TRIG2["第二级触发
高级触发"]    UPO["UPO 波形绘制
数字余辉"]    PCIE["PCIe GT ×4"]    PC["PC 上位机"]    ACQ1 & ACQ2 & ACQ8 --> GT_RX --> GT_DEMUX    GT_DEMUX -- 波形数据 --> SYNC --> DSP --> TRIG2 --> UPO --> PCIE --> PC    GT_DEMUX -- 触发信息 --> TRIG1

三、核心模块

1. 同步 FIFO——多板数据对齐

这是多板系统中最重要的模块。每块采集板独立写入各自的 FIFO，当所有板都有足够数据时才同时读出。各板的写入完成时间和控制信号传播延迟各不相同，同步 FIFO 确保数据在进入后续处理时严格对齐。

2. SPI 路由——PC 如何控制所有板卡

SPI 是一种四线制全双工同步串行总线（CS 片选、SCK 时钟、MOSI 主机发从机收、MISO 从机发主机收），主从架构。PC 上位机不直接与采集板通信——所有寄存器读写命令都发给处理板，处理板根据地址范围判断目标：低地址段对应自身的寄存器，高地址段转发给对应采集板，最后汇总返回数据一并回传。

3. 触发决策——两级触发的分工

这是笔记1中触发话题的延续，也是最体现系统设计思路的部分。

采集板的触发比较器只做硬件边沿检测，产生”候选触发”信息。处理板汇总所有采集板（多板、多通道）的边沿数据，结合触发源选择和触发模式配置，做出最终的触发决策。

关键理解：触发决策权在处理板侧。采集板只负责检测边沿，处理板决定用哪个通道、什么条件来触发。边沿触发、脉宽触发、协议触发、逻辑触发等完整触发逻辑实际执行在处理板上——采集板只是数据源和比较器前端。

4. 第二级触发——高级触发条件

在 IFIR 插值后的数据上执行高级触发条件检测。插值后采样点更多，触发精度更高。支持的触发类型包括：边沿、脉宽、斜率、矮脉冲（Runt）、窗口、间隔、超时、失落（Dropout）、码型、逻辑条件（与/或/非）、建立/保持时间等。

5. UPO 波形绘制——数字余辉

UPO（Ultra Power Oscilloscope）是示波器的显示引擎。将高速采样数据（GSa/s 级）映射到有限的屏幕像素（~1000 列）：

• 矢量显示：每列保留最大/最小值，不会丢失窄脉冲
• 数字余辉：波形点在每列的出现频率累积为亮度值，模拟模拟示波器的荧光屏效果

从 FPGA 角度看，UPO 模块类似于一个时域压缩器——输入是 GSa/s 的采样流，输出是适配屏幕分辨率（~MHz 级）的像素数据。

四、双板触发同步流程

一次完整的触发采集流程：

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时间线 →

处理板: [空闲] → [等待触发] → [收到触发信息] → [预触发] → [后触发]
采集板:   [持续写入 DDR]  →  [触发比较器检测到触发]
            → 发送边沿检测结果给处理板
            → 处理板做出触发决策
            → 处理板通过同步通道告知采集板

采集板:   [DDR 写停止]
            → 写完成告知处理板

处理板:   [检测所有采集板写完]  →  发起读使能
采集板:   [收到读命令]  →  通过 GT 发送数据

处理板:   [接收数据 + DSP 处理]  →  PCIe 发送至 PC

两板之间通过两套物理通道协调工作：同步通道传输触发地址和复位等实时性要求高的信号（通过高速串行化和可编程延迟校准保证多板严格同步），异步通道传输写完成、读使能等状态标志。

系统为三层架构：

• 采集板（ACQ）：接收 ADC 数据，触发检测，数据存储与预处理，GT 发送
• 处理板（PRO）：也是 FPGA 板。汇聚多块采集板数据，DSP 处理，触发决策，波形绘制，PCIe 发送
• PC 上位机：软件显示与交互

本文介绍采集板的数据通路与核心模块。

二、整体数据流

%%{init: {'theme': 'base', 'themeVariables': { 'lineColor': '#aaa' }}}%%flowchart TB    ADC["ADC 采集
JESD204B 接口"]    GAIN["数字增益"]    FILTER["带宽限制滤波"]    TRIG_DEC["触发路径
通道间隔抽取"]    TRIG_CMP["触发比较器"]    PRE_DEC["前置抽取
峰值/高分辨率"]    STORE["存储
Scan/RAM/DDR4"]    FUSE["通道融合
256→8路 FIFO"]    DSP_FIR["DSP FIR 校准滤波"]    POST["后级处理
抽取→插值→DBI→GT"]    PRO["处理板"]    ADC --> GAIN --> FILTER    FILTER --> TRIG_DEC --> TRIG_CMP --> POST    FILTER --> PRE_DEC --> STORE --> FUSE --> DSP_FIR --> POST    POST --> PRO

数据从 ADC 进来后分叉为两条路径：

三、核心模块

1. ADC 与 JESD204B 接口

高速 ADC 与 FPGA 之间采用 JESD204B 协议进行数据传输，这是一种高速串行接口标准，每对差分线速率可达 10Gbps 以上。数据被编码成帧后通过 SerDes Lane 传输，FPGA 端使用 GTY 高速收发器硬核接收，配合 JESD204B IP 核完成帧解码，恢复为并行数据。

JESD204B 取代了传统并行 LVDS 接口，优势在于引脚数少、速率高、无需处理多路数据线间的时序偏移。

2. 数字增益与带宽滤波

数字增益对 ADC 输出进行幅度缩放，配合模拟前端实现垂直灵敏度档位切换。带宽限制滤波为 FIR 低通滤波器，滤除高频噪声，防止后续抽取时的频谱混叠。

3. 触发比较器——示波器的核心

触发路径先做通道间隔抽取（256 路取 1/4 为 64 路，降低数据量），送入触发比较器。比较器将数据与触发电平比较，检测上升沿/下降沿，产生触发标志。

触发是示波器最核心的机制。信号以 GSa/s 速率涌入，屏幕只刷几十 Hz。触发通过锁定信号的特定相位，保证每帧波形起始位置一致，使显示稳定不滚动。

频率计也挂接在此处，利用边沿计数配合闸门时间计算信号频率。

4. 前置抽取与存储

根据时基档位对数据流进行抽取，使数据率匹配存储带宽。两种关键模式：

• 峰值检测（Peak Detection）：取区间内最大/最小值——即使大量抽取也不丢失窄脉冲。这是示波器区别于普通 ADC 采集卡的核心特征。
• 高分辨率（Hi-Res）：取平均值，提高有效位数。

抽取后三条子路径：Scan（滚动显示，不存储）、RAM（FPGA 内部环形缓冲，短时基触发捕获）、DDR4（外部深存储，GB 级，长时基和分段存储）。

5. 通道融合（256→8 路 FIFO）与跨时钟域

异步 FIFO 将 256 路宽并行数据压缩为 8 路，同时从 ADC 时钟域切换到系统时钟域。这是关键的跨时钟域（CDC）处理——多 bit 数据跨时钟域的标准方案就是异步 FIFO。

6. DSP FIR 校准滤波——TIADC 校准

复系数 FIR 滤波器，用于 TIADC（时间交织 ADC）通道失配校准。TIADC 用多颗 ADC 交替采样来提高等效采样率，但各通道间存在增益/偏移/时钟偏斜误差。FIR 滤波器在线更新校准系数，消除拼合波形的杂散谱。

7. IFIR 精细插值

非整数倍插值滤波器，在原始采样点间插入估算点（等效 sin(x)/x 插值）。小时基档位下采样点不足时，IFIR 使波形显示平滑。

8. DBI 与 GT 高速发送

DBI 负责 2x/4x 插值、DUC（数字上变频）和数据打包成帧。注意这里的 DBI 指 Digital Bandwidth Interpolation，不是 Digital Bandwidth Interleaving（多颗低速 ADC 频域拼接技术）。

GT 收发器内部含 PCS（8b/10b 编码）和 PMA（串行化/解串），将并行数据转为串行 bit 流发往处理板。这才是真正完成并转串的模块。